芯動(dòng)科技聯合是德科技Keysight成功開展DDR技術(shù)研讨會，好評如(rú)潮！

高專介紹道，在馮·諾依曼架構體系下(xià)，SoC芯片的核心及最複雜的性能瓶頸，在于内存和(hé)互聯帶寬。DDR、LPDDR、GDDR、HBM等高帶寬存儲技術(shù)作為連接計算和(hé)存儲兩個(gè)體系的橋梁，能有效突破“内存牆”，也是當前市面上主流的DRAM産品形态。全球前五大半導體公司有3家Memory公司，多家以DRAM為主營業(yè)務，可(kě)見DDR底層技術(shù)在整個(gè)集成電路(lù)行業(yè)有着舉足輕重的作用。

新一代的DDR技術(shù)具備更大容量、更高帶寬、更低功耗、更高穩定性，信号完整性和(hé)糾錯能力進一步提升，使得數據傳輸效率更大化。而應對CPU/GPU等典型計算場景持續增大的帶寬需求，以及SoC中(zhōng)内存顆粒帶來的成本和(hé)故障概率等痛點問(wèn)題，最新的DDR5技術(shù)還衍生出HBDIMM、CXL等新方向，将帶來内存池化等變化和(hé)優勢，可(kě)演變出多樣化的内存産品形态和(hé)巨大的市場空間。最新LPDDR5/5X則充分降低了VDDQ，支持動(dòng)态電壓頻調整，并引入WCK概念，通(tōng)過MR選擇不同的Bank架構以适應不同的系統配置，實現最優的訪問(wèn)方式和(hé)傳輸效率，降低頻率功耗。值得一提的是，當業(yè)内LPDDR5X最高速率标準還處于8533Mbps時，芯動(dòng)已經以先進工藝量産了速率突破10Gbps的LPDDR5/5X Combo IP。

▲芯動(dòng)LPDDR5/5X(10Gbps)在Keysight示波器(qì)上的測試眼圖

GDDR技術(shù)由于單位帶寬成本較低，更适用帶寬和(hé)容量之比更高的應用領域；GDDR6X更是首次采用了單端PAM4信令。據介紹，芯動(dòng)最新的GDDR技術(shù)是GDDR6/6X Combo IP（PAM4-21Gbps)，面向未來的GDDR7也已進入研究階段。HBM技術(shù)則能助力SoC擺脫封裝對内存帶寬的限制，通(tōng)過先進封裝技術(shù)提高内存帶寬和(hé)memory容量，最新HBM3能夠支持更大密度、更高速度、更多Bank數、更高效通(tōng)道架構，以及更高的可(kě)靠性、可(kě)用性、可(kě)維護性。目前芯動(dòng)的HBM3.0/2e Combo IP運行速率已高達7.2Gbps。

Chiplet是另一個(gè)擺脫封裝對芯片性能限制的熱門技術(shù)，對提高良率、降低成本、縮短(duǎn)開發周期和(hé)難度、突破die size上限均有重要意義，可(kě)幫助設計企業(yè)延長SoC産品周期、增加應用覆蓋、提高産品的市場競争力。芯動(dòng)的Innolink™ Chiplet是一款跨工藝、跨封裝且兼容UCIe國際标準的Chiplet連接解決方案，支持标準封裝和(hé)先進封裝，以及短(duǎn)距PCB場景，在多種應用場景下(xià)，具備低延時、低功耗、高帶寬密度以及超高性價比的優勢。

▲芯動(dòng)兼容UCIe國際标準的Innolink™ Chiplet解決方案

高專表示，高速接口IP是SoC的基石，芯動(dòng)已在此領域耕耘積累十多年，高端DDR存儲接口技術(shù)覆蓋全面，并提供大量平台化的IP産品和(hé)服務。在這裡，客戶能夠找到适合他們的各種高速接口IP，且均經過大量量産驗證，還可(kě)根據需要靈活Combo，PHY和(hé)Controller一站(zhàn)式交鑰匙。

據了解，芯動(dòng)DDR IP全面支持JEDEC各種标準，在性能和(hé)穩定、尺寸和(hé)功耗、兼容更多協議、應用場景優化、易用和(hé)集成等方面均表現超群；并且已經過先進工藝量産測試，全面覆蓋全球各大代工廠主要工藝節點，是芯動(dòng)高性能計算IP三件套（DDR、Chiplet、SerDes）的關(guān)鍵産品之一，可(kě)助推SoC産品突破帶寬限制。由于芯動(dòng)在DDR技術(shù)開發的專注和(hé)專業(yè)，深谙DDR發展規律，對未來路(lù)線和(hé)市場需求具有敏銳洞察，所以團隊充分考量技術(shù)需求和(hé)未來方向，不斷為全球開發者和(hé)設計企業(yè)提供兼具性能和(hé)成本優勢，助力設計企業(yè)迅速抓住關(guān)鍵市場，确保長期不過時。

▲芯動(dòng)的高性能計算IP三件套解決方案