芯動(dòng)科技加入UCIe産業(yè)聯盟，全球率先發布兼容UCIe标準的Chiplet解決方案

2022年08月(yuè)15日

中(zhōng)國一站(zhàn)式IP和(hé)定制芯片領軍企業(yè)芯動(dòng)科技（INNOSILICON）宣布正式加入UCIe産業(yè)聯盟，助力Chiplet标準化，緻力于Chiplet創新、疊代和(hé)商(shāng)用。同時，芯動(dòng)自研的首套跨工藝、跨封裝物理層兼容UCIe國際标準Innolink™ Chiplet解決方案，已在全球範圍内率先實現兼容各種應用場景并成功商(shāng)用落地。

▲Innolink™ Chiplet A/B/C實現方法

加入UCIe聯盟，首發UCIe Chiplet IP，芯動(dòng)科技獨領風騷

Chiplet技術(shù)對當前突破AI和(hé)CPU/GPU等計算芯片的算力瓶頸具有重要戰略意義，設計靈活、成本低、上市周期短(duǎn)，能夠滿足包括雲端、邊緣端、企業(yè)級、5G、汽車(chē)、高性能計算和(hé)移動(dòng)設備等在内的整個(gè)計算領域，對算力、内存、存儲和(hé)互連日益增長的高需求。此前，全球十大行業(yè)巨頭組成了UCIe（Universal Chiplet Interconnect Express）産業(yè)聯盟，攜手推動(dòng)Chiplet接口規範的标準化。

作為在Chiplet互聯技術(shù)領域耕耘多年并率先成果産業(yè)化的IP領軍企業(yè)，芯動(dòng)科技是國内首批加入該聯盟的廠商(shāng)之一。芯動(dòng)科技Chiplet架構師(shī)高專認為，“Chiplet聯盟的成立将形成開放互連的局面，統一标準将實現更強的賦能。但想要制定标準必須有領先的技術(shù)以及足夠的銷量，國内在這方面比較薄弱，加入UCIe産業(yè)聯盟是芯動(dòng)緻力于推動(dòng)Chiplet商(shāng)用進程、提高國内企業(yè)在Chiplet市場聲量的重要一步。”

▲多芯粒互聯的Chiplet技術(shù)是實現高性能異構系統的發展趨勢

近年來，Chiplet概念開花(huā)結果，AMD、蘋果和(hé)英偉達等國際巨頭都發布了标志性的Chiplet旗艦産品，并在各個(gè)應用領域取得極大成功。國内上下(xià)遊企業(yè)也将之視為傳統半導體産業(yè)鍊重構的新機遇，諸多廠商(shāng)正積極開發相關(guān)産品，然而商(shāng)用成果寥寥無幾。芯動(dòng)科技可(kě)謂一枝獨秀。在UCle标準推出後不到三周，芯動(dòng)科技就宣布率先推出國産自主研發物理層兼容UCIe國際标準的IP解決方案-Innolink™ Chiplet，這是國内首套跨工藝、跨封裝的Chiplet連接解決方案，且已在先進工藝上量産驗證成功，俨然成為全球Chiplet市場的一顆亮(liàng)眼新星，也成為芯動(dòng)加入國際UCIe标準制定的敲門磚。

Innolink™ Chiplet“押中(zhōng)題”，全球率先量産商(shāng)用

能夠在UCIe标準發布同一時間宣布首發兼容UCIe國際标準的Chiplet解決方案，聽起來像押中(zhōng)高考大題的故事。對此，芯動(dòng)科技Chiplet架構師(shī)高專表示，“芯動(dòng)在Chiplet技術(shù)領域積累了大量的客戶應用需求經驗，并且和(hé)台積電、intel、三星、美光等業(yè)界領軍企業(yè)有密切的技術(shù)溝通(tōng)和(hé)合作探索，兩年前就開始了Innolink™ Chiplet的研發工作，率先明确InnolinkB/C基于DDR的技術(shù)路(lù)線，并于2020年的Design Reuse全球會議上首次向業(yè)界公開Innolink A/B/C技術(shù)。得益于正确的技術(shù)方向和(hé)超前的布局規劃，Innolink™ 的物理層與UCIe的标準保持一緻，成為國内始發、世界先進的自主UCIe Chiplet解決方案。”

▲UCIe定義不同封裝标準的主要性能指标

DDR技術(shù)滿足多芯粒互聯的高密度、低功耗、低延遲等綜合需求，可(kě)使多芯粒像單芯粒一樣工作，單芯粒總線延展至多芯粒。因此，芯動(dòng)在Innolink-B/C 采用了DDR的方式實現，提供基于GDDR6/LPDDR5技術(shù)的高速、高密度、高帶寬連接方案。标準封裝使用MCM傳統基闆或短(duǎn)距PCB作為Chiplet互聯的介質，具備成本便宜、集成容易等特點，是對成本較為敏感的Chiplet應用場景首選；先進封裝如(rú)Silicon Interposer，具備密度高、功耗低、成本高等特點，則是對價格不敏感的高性能應用場景首選。在UCIe定義正式發布前，Innolink-B/C就提前實現了這兩種封裝場景的應用，驗證了其對市場前景和(hé)Chiplet技術(shù)趨勢的準确判斷。

▲ UCIe的Chiplet架構分層和(hé)先進、标準封裝定義

圖中(zhōng)顯示UCIe分了3個(gè)層次，Protocol Layer協議層、Die to Die Adapter互聯層、Physical Layer物理層。其中(zhōng)協議層就是類似常用的PCIE、CXL等上層協議，底層的Die to Die Adapter和(hé)PHY物理層，即是和(hé)Innolink™ Chiplet同樣的實現方式。

▲ Innolink B在跨13cm長距PCB和(hé)封裝下(xià)的20Gbps單端信号實測眼圖

高專表示，“UCle發布時我們就注意到，UCIe規範中(zhōng)有标準封裝和(hé)先進封裝兩種規格，并且這兩種規格同芯動(dòng)科技的Innolink B/C在思路(lù)和(hé)技術(shù)架構非常類似，都是針對标準封裝和(hé)先進封裝單獨定義IO接口，都是單端信号，都是forward clock，都有Data valid信号，都有side band通(tōng)道。基于Innolink B/C兩年多的研發和(hé)18Gbps/21Gbps的GDDR6/6X研發量産經驗，芯動(dòng)科技迅速發布了兼容UCIe兩種規格的IP産品，可(kě)以賦能國内外芯片設計公司，幫助他們快速推出兼容UCIe标準的Chiplet産品。芯動(dòng)科技的Chiplet解決方案不僅支持标準封裝和(hé)先進封裝，還可(kě)以支持短(duǎn)距PCB場景，而且在多種應用場景下(xià)，芯動(dòng)的Chiplet方案比傳統的Serdes方案都有延時、功耗、以及帶寬密度的優勢。”圍繞着Innolink™ Chiplet技術(shù)，芯動(dòng)同時還提供封裝設計、可(kě)靠性驗證、信号完整性分析、DFT、熱仿真、測試方案等整套解決方案。

▲Innolink™ Chiplet廣泛應用于高性能計算芯片量産

目前，Innolink™ Chiplet方案不僅用在風華1号數據中(zhōng)心GPU上，實現了性能翻倍，還被授權給了衆多合作夥伴和(hé)客戶。通(tōng)過複用芯動(dòng)科技的國産Innolink™ Chiplet技術(shù)，芯片設計企業(yè)和(hé)系統廠商(shāng)能夠快速便捷地實現多Die、多芯片之間的互連，有效簡化了設計流程。

十六年厚積薄發，領跑Chiplet水到渠成

凡事預則立，不預則廢。“押中(zhōng)題”往往不是運氣眷顧，而是“功夫不負有心人”的成竹在胸。能夠準确地把握Chiplet技術(shù)方向，前瞻性地完成設計驗證，與後來推出的UCIe技術(shù)方向一緻，無疑是芯動(dòng)技術(shù)團隊長期投入和(hé)耕耘的成果，離(lí)不開芯動(dòng)在高速接口領域的深厚積累和(hé)授權量産經驗的持續領先。

Innolink™背後的技術(shù)極為複雜，正因為芯動(dòng)掌握了GDDR6/6X、LPDDR5/5X、DDR5/4、HBM3/HBM2E、32G/56G SerDes、基闆和(hé)Interposer設計方案、高速信号完整性分析、先進工藝封裝、測試方法等等世界前沿的核心技術(shù)，并且經過大量客戶需求落地和(hé)量産驗證疊代，累計流片200次以上的驗證經驗，高端IP出貨超60億顆的量産應用。尤其在DDR系列高帶寬技術(shù)上，芯動(dòng)科技堪稱業(yè)界天花(huā)闆，不久前發布以先進FinFet工藝量産了全球最快的LPDDR5/5X/DDR5 IP一站(zhàn)式解決方案，首次在普通(tōng)PCB長距離(lí)上實現内存顆粒過10Gbps的訪問(wèn)速率。對創新的不斷追求和(hé)底層技術(shù)的長期積澱，鑄就了芯動(dòng)在高性能領域的洞察力和(hé)核心競争力。

▲Innolink™ Chiplet内部實現的基礎技術(shù)盤點

芯動(dòng)的先進IP技術(shù)，一方面引領行業(yè)技術(shù)的創新，塑造半導體企業(yè)的全球化長遠(yuǎn)發展視野，另一方面填補高性能芯片的應用空白，助力國内高端芯片發展。這也是芯動(dòng)科技能先人一步實現Chiplet商(shāng)用落地、跻身UCIe國際聯盟之列的根源。