量産驗證成功！物理層兼容UCIe國際标準的Chiplet解決方案正式發布

Chiplet技術(shù)核心就是Die to Die互聯，實現大帶寬下(xià)的多芯片算力合并，形成多樣化、多工藝的芯片組合。顯然，如(rú)果各家芯片廠商(shāng)都在推自己的标準，這将導緻不同廠商(shāng)的Chiplet之間的互聯障礙，限制Chiplet的發展。因此，實現各個(gè)芯粒之間高速互聯，需要芯片設計公司、EDA廠商(shāng)、Foundry、封測廠商(shāng)等上下(xià)遊産業(yè)鍊協調配合、建立統一的接口标準，從而實現Chiplet技術(shù)的量産應用并真正降低成本，加速整個(gè)Chiplet生态的發展。于是，UCIe标準應運而生。

▲ 芯動(dòng)Chiplet架構師(shī)高專講演Innolink™ Chiplet方案

就在Ucle标準發布後兩周，芯動(dòng)科技就宣布推出自主研發的物理層兼容UCIe标準的IP解決方案-Innolink™ Chiplet。芯動(dòng)Chiplet架構師(shī)高專表示：芯動(dòng)在Chiplet技術(shù)領域積累了大量的客戶應用需求經驗，并且和(hé)台積電、intel、三星、美光等業(yè)界領軍企業(yè)有密切的技術(shù)溝通(tōng)和(hé)合作探索，兩年前就開始了Innolink™ 的研發工作，率先明确Innolink B/C基于DDR的技術(shù)路(lù)線，并于2020年的Design Reuse全球會議上首次向業(yè)界公開Innolink A/B/C技術(shù)。

得益于正确的技術(shù)方向和(hé)超前的布局規劃，Innolink™ 的物理層與UCIe的标準保持一緻。

▲ Innolink A/B/C實現方法

Innolink™ Chiplet的設計思路(lù)和(hé)技術(shù)特點：

1.業(yè)界很多公司認為Chiplet跨工藝、跨封裝的特性，會使其面臨複雜的信号衰減路(lù)徑，所以普遍使用SerDes差分技術(shù)以應對這一問(wèn)題。芯動(dòng)基于對Chiplet應用場景和(hé)技術(shù)趨勢的深刻理解，以及在DDR技術(shù)領域的豐富經驗，認為相較于SerDes路(lù)線，DDR技術(shù)更适合Chiplet互聯和(hé)典型應用，而且不同封裝場景需要用到不同的DDR技術(shù)方案。

2.Chiplet(Die to Die) 在短(duǎn)距PCB、基闆、Interposer上連接時，路(lù)徑短(duǎn)、幹擾少(shǎo)、信号完整性好，此時采用DDR技術(shù)路(lù)線在延時功耗和(hé)帶寬密度上更具優勢。在短(duǎn)距離(lí)PCB、 基闆、Interposer平台上，DDR對比SerDes的優勢如(rú)下(xià)：

Chiplet的核心目标就是高密度和(hé)低功耗，DDR技術(shù)滿足多芯粒互聯的高密度、低功耗、低延遲等綜合需求，可(kě)使多芯粒像單芯粒一樣工作，單芯粒總線延展至多芯粒。因此，芯動(dòng)綜合考慮SerDes和(hé)DDR的技術(shù)特點，在Innolink-B/C 采用了DDR的方式實現，提供基于GDDR6/LPDDR5技術(shù)的高速、高密度、高帶寬連接方案。

3.标準封裝使用MCM傳統基闆作為Chiplet互聯的介質，具備成本便宜等特點，是對成本較為敏感的Chiplet應用場景首選；先進封裝如(rú)Interposer，具備密度高、良品率低、成本高等特點，則是對價格不敏感的高性能應用場景首選。在UCIe定義正式發布前，Innolink-B/C就提前實現了這兩種封裝場景的應用，驗證了其對市場前景和(hé)Chiplet技術(shù)趨勢的準确判斷。

▲UCIe定義 不同封裝标準的主要性能指标

4.針對長距離(lí)PCB、線纜的Chiplet連接，Innolink-A提供基于SerDes差分信号的連接方案，以補償長路(lù)徑的信号衰減。

5.總的來看，Innolink-A/B/C實現了跨工藝、跨封裝的Chiplet量産方案。圍繞着Innolink™ Chiplet IP技術(shù)，芯動(dòng)同時還提供封裝設計、可(kě)靠性驗證、信号完整性分析、DFT、熱仿真、測試方案等整套解決方案！

▲ Innolink™ Chiplet的設計包含了UCIe的Chiplet連接先進、标準封裝定義

圖中(zhōng)顯示UCIe分了3個(gè)層次，Protocol Layer協議層、die to die Adapter互聯層、Physical Layer物理層。其中(zhōng)協議層就是常用的PCIE、CXL等上層協議，底層的Die to Die和(hé)PHY物理層，即是和(hé)Innolink™同樣的實現方式。

總結：芯動(dòng)準确地把握了Chiplet技術(shù)方向，并前瞻性地完成設計驗證，與後來推出的UCIe技術(shù)方向一緻，為Innolink™ 兼容UCIe标準奠定基礎。

這聽起來像押中(zhōng)高考大題的故事，其實Innolink™背後的技術(shù)極為複雜，正因為芯動(dòng)掌握了高速SerDes、GDDR6/6X、LPDDR5/DDR5、HBM3、基闆和(hé)Interposer設計方案、高速信号完整性分析、先進工藝封裝、測試方法等等世界前沿的核心技術(shù)，并且經過大量客戶需求落地和(hé)量産驗證疊代。博觀而約取，厚積而薄發，“押中(zhōng)題”無疑是是芯動(dòng)技術(shù)團隊長期投入和(hé)耕耘的成果!

Innolink™ Chiplet是芯動(dòng)先進IP之集大成者，聞之不如(rú)見之，我們來盤點一下(xià)其内部實現的基礎技術(shù)。

▲ 18Gbps GDDR6 單端信号量産驗證

▲ 21Gbps PAM4 DQ eye, single ended

▲ HBM3 6.4Gbps 高速眼圖

▲ 全球首個(gè)GDDR6/6X combo IP量産

▲ 32/56G SerDes眼圖

▲ 風華1号4K高性能GPU應用Innolink™ Chiplet實現性能翻倍

▲ 先進封裝信号完整性分析

▲ 封裝熱效應仿真

看到這些賞心悅目的IP驗證測試眼圖，相信大家對Innolink™ Chiplet有了更加客觀的認知。追本溯源，這些成果反映的另一問(wèn)題也值得探讨，為什麼芯動(dòng)能在這麼多先進技術(shù)上取得如(rú)此耀眼的成績？

芯動(dòng)科技的CEO敖海先生是技術(shù)出身，長期保持和(hé)一線研發工程一起讨論架構、改代碼、調電路(lù)、定方案的習慣，從領導人至一線員工，全公司都秉承踏實進取、勇于創新、務實精進的作風。見微知著，芯動(dòng)研發團隊能持續攻克一個(gè)個(gè)技術(shù)難關(guān)、攀登一座座行業(yè)高峰也就不奇怪了。正因于此，芯動(dòng)才能保持對市場的敏銳判斷和(hé)技術(shù)發展的持續創先！

▲ CEO親自參與研發工作，帶領團隊勇争領先！

敖海認為，現階段先進工藝芯片技術(shù)迅速發展、高性能應用需求急劇增加，隻有不畏挑戰迎難而上、搶先占領技術(shù)高地，在Chiplet等先進IP技術(shù)上不斷尋求突破，才能在市場上站(zhàn)穩腳跟！

▲ 芯動(dòng)科技CEO敖海先生

首發先進IP技術(shù)具備很多優勢，可(kě)以快速赢得業(yè)界認可(kě)、第一時間導入客戶需求并設計驗證、廣泛獲得Foundry和(hé)封測等上下(xià)遊的大力支持。在市場應用成熟時，還可(kě)以讓廣大芯片客戶用上量産驗證的、可(kě)靠安全的IP，從而根據新的升級方向迅速實現技術(shù)疊代，進一步推動(dòng)業(yè)務增長。一步領先、步步領先，從IP切入是極具實際意義的。

當然，首發推出先進工藝IP面臨很多困難:

1.沒有參照對象，試錯成本高。

第一個(gè)吃(chī)螃蟹的人，先進道路(lù)的開拓者，總要付出加倍的努力。在很多大的技術(shù)節點上并沒摸石頭過河的說法，需要不斷的摸索嘗試。通(tōng)俗點講就是一個(gè)個(gè)坑踩個(gè)遍，踩結實了，路(lù)就平了。

2.對團隊要求高。

一個(gè)先進IP，從數字到模拟、後端到工藝、流片到封測，每個(gè)環節都要資(zī)深的技術(shù)人員，芯動(dòng)經過16年的積累，打造一支技術(shù)過硬的隊伍，後來居上，面對國外廠商(shāng)的先發優勢毫不退讓，用實力赢得全球客戶認可(kě)。

3.先進工藝流片驗證成本高。

先進工藝的IP流片驗證成本很高昂，設計工時、FinFet工藝MPW或者流片費用、封測等累加，每次驗證的費用輕輕松松破百萬美元。

某種意義上，芯動(dòng)在先進IP領域獲得的優勢和(hé)業(yè)界認可(kě)，以及6大合作晶圓廠在工藝、流片成本、産能上給予的巨大幫助，都是做先進工藝IP的好處。

有和(hé)沒有先進IP區别是很大的，有先進IP能夠使市場更加理性，同時滿足各類高端芯片自主創新、技術(shù)疊代的迫切需求！

▲ 芯動(dòng)科技主辦的2021國産IP與定制芯片生态大會盛況

芯動(dòng)的先進IP技術(shù)，一方面引領行業(yè)技術(shù)的創新，塑造半導體企業(yè)的全球化長遠(yuǎn)發展視野，另一方面切實幫助客戶迅速把握商(shāng)用市場機遇。